IC半導(dǎo)體的基礎(chǔ)知識(shí)(四)

P型半導(dǎo)體

   在純凈的硅(或鍺)晶體內(nèi)摻入微量的三價(jià)元素硼(或銦)，因硼原子的外層有三個(gè)價(jià)電子，當(dāng)它與周?chē)墓柙咏M成共價(jià)鍵結(jié)構(gòu)時(shí)，會(huì)因缺少一個(gè)電子而在晶體中產(chǎn)生一個(gè)空穴，摻入多少三價(jià)元素的雜質(zhì)原子，就會(huì)產(chǎn)生多少空穴。因此，這種半導(dǎo)體將以空穴導(dǎo)電為其主要導(dǎo)體方式，稱(chēng)為空穴型半導(dǎo)體，簡(jiǎn)稱(chēng)P型半導(dǎo)體。必須注意的是，產(chǎn)生空穴的同時(shí)并沒(méi)有產(chǎn)生新的自由電子，但原有的晶體仍會(huì)產(chǎn)生少量的電子空穴對(duì)。VCS已經(jīng)將CoverMeter中所有的覆蓋率測(cè)試功能集成，并提供VeraLite、CycleC等智能驗(yàn)證方法。

   從以上分析可知，不論是N型半導(dǎo)體還是P型半導(dǎo)體，它們的導(dǎo)電能力是由多子的濃度決定的?？梢哉J(rèn)為，多子的濃度約等于摻雜原子的濃度，它受溫度的影響很小。在一塊硅片上采用不同的摻雜工藝，一邊形成N型半導(dǎo)體，一邊形成P型半導(dǎo)體，則在兩種半導(dǎo)體的交界面附近形成PN結(jié)；尺寸縮小有其物理限制不過(guò)，制程并不能無(wú)限制的縮小，當(dāng)我們將晶體管縮小到20奈米左右時(shí)，就會(huì)遇到量子物理中的問(wèn)題，讓晶體管有漏電的現(xiàn)象，抵銷(xiāo)縮小L時(shí)獲得的效益。PN結(jié)是構(gòu)成各種半導(dǎo)體器件的基礎(chǔ)。

   1.PN結(jié)的形成 

   在一塊硅或鍺的晶片上，采取不同的摻雜工藝，分別形成N型半導(dǎo)體區(qū)和P型半導(dǎo)體區(qū)。由于N區(qū)的多數(shù)載流子為電子(即電子濃度高)，少子為空穴(空穴濃度低)，而P區(qū)正相反，多數(shù)載流子為空穴(即空穴濃度高)，少子為電子(電子濃度低)；作為改善方式，就是導(dǎo)入FinFET（Tri-Gate）這個(gè)概念，如右上圖。在P區(qū)與N區(qū)的交界面兩側(cè)，由于濃度的差別，空穴要從濃度高的P區(qū)向濃度低的N區(qū)擴(kuò)散，N區(qū)的自由電子要向P區(qū)擴(kuò)散，由于濃度的差別而引起的運(yùn)動(dòng)稱(chēng)為擴(kuò)散運(yùn)動(dòng)。這樣，在P區(qū)就留下了一些帶負(fù)電荷的雜質(zhì)離子，在N區(qū)就留下了一些帶正電荷的雜質(zhì)離子，從而形成一個(gè)空間電荷區(qū)。這個(gè)空間電荷區(qū)就是PN結(jié)。在空間電荷區(qū)內(nèi)，只有不能移動(dòng)的雜質(zhì)離子而沒(méi)有載流子，所以空間電荷區(qū)具有很高的電阻率。

數(shù)字IC功能驗(yàn)證

集成電路規(guī)模的飛速增長(zhǎng),使得集成電路功能復(fù)雜度日益提升,一方面為信息技術(shù)產(chǎn)業(yè)帶來(lái)了生機(jī)和活力,另一方面也產(chǎn)生了許多問(wèn)題和挑戰(zhàn)。集成電路的功能正確性是這些問(wèn)題和挑戰(zhàn)中的首要考慮因素,必須引起我們足夠的重視。傳統(tǒng)的功能驗(yàn)證主要通過(guò)驗(yàn)證工程師手工編寫(xiě)測(cè)試激勵(lì)來(lái)進(jìn)行,驗(yàn)證效率較為低下。根據(jù)設(shè)計(jì)的功能需求和算法分析的結(jié)果，設(shè)計(jì)芯片的架構(gòu)，并對(duì)不同的方案進(jìn)行比較。

隨著技術(shù)的發(fā)展,OVM、UVM等先進(jìn)的驗(yàn)證方法被成功引入,擴(kuò)充了驗(yàn)證技術(shù)庫(kù)。但這些驗(yàn)證方法主要基于信號(hào)層級(jí)或事務(wù)層級(jí)來(lái)進(jìn)行,并沒(méi)有從更高層次的功能點(diǎn)角度去考慮驗(yàn)證問(wèn)題。功能點(diǎn)的標(biāo)準(zhǔn)化概括、提取和層次分解仍然存在不足,而且測(cè)試激勵(lì)需要人為去進(jìn)行封裝和組織,一定程度加大了驗(yàn)證平臺(tái)搭建難度。為了彌補(bǔ)驗(yàn)證技術(shù)上在功能建模和激勵(lì)自動(dòng)生成上的缺陷,從不同角度去探究新的驗(yàn)證方法,課題組開(kāi)展了相應(yīng)的研究工作。在電流密度很高的導(dǎo)體上，電子的流動(dòng)會(huì)產(chǎn)生不小的動(dòng)量，這種動(dòng)量作用在金屬原子上時(shí)，就可能使一些金屬原子脫離金屬表面到處流竄，結(jié)果就會(huì)導(dǎo)致原本光滑的金屬導(dǎo)線的表面變得凹凸不平，造成性的損害。

研究工作和技術(shù)進(jìn)步主要包括以下幾點(diǎn):1、基于集成電路功能特點(diǎn)以及對(duì)功能規(guī)范的分析,針對(duì)集成電路功能驗(yàn)證需求,課題組共同創(chuàng)建了基于功能規(guī)范的功能模型F-M；1二-十轉(zhuǎn)換將二進(jìn)制數(shù)的第N位數(shù)值乘以第N位的權(quán)重，其中第N位的權(quán)重為2?（注：m位二進(jìn)制數(shù)從右向左分別記為第0,1，。針對(duì)該功能模型,開(kāi)發(fā)出一套功能模型描述語(yǔ)言,并定義相應(yīng)語(yǔ)法規(guī)則,用以描述數(shù)字系統(tǒng)、IP核等模塊的功能行為。2、利用語(yǔ)言C/C 編寫(xiě)出解析編譯器P-C,對(duì)上述功能模型語(yǔ)言進(jìn)行解析,自動(dòng)生成激勵(lì)生成器和斷言檢測(cè)器,構(gòu)建出SystemVerilog驗(yàn)證平臺(tái),自動(dòng)產(chǎn)生測(cè)試激勵(lì)。

數(shù)字IC中硬件木馬

由于當(dāng)今集成電路設(shè)計(jì)行業(yè)各個(gè)階段的相對(duì)獨(dú)立性，同時(shí)芯片設(shè)計(jì)與芯片制造過(guò)程分離的產(chǎn)業(yè)形式，導(dǎo)致攻擊者可能在芯片設(shè)計(jì)與制造環(huán)節(jié)中，將帶有特定惡意功能的“硬件木馬”電路植入到芯片內(nèi)部的硬件電路中。然而，集成電路芯片早已廣泛應(yīng)用于國(guó)民經(jīng)濟(jì)的各個(gè)領(lǐng)域，一旦遭受“硬件木馬”攻擊，必給社會(huì)各方面帶來(lái)嚴(yán)重后果。的音頻放大器芯片NE5532生命周期長(zhǎng)達(dá)30年，至今依然是多款音響設(shè)備的標(biāo)配芯片。 

首先根據(jù)AES算法原理，設(shè)計(jì)并優(yōu)化了一個(gè)128位的AES加密電路，并將其作為原始參考設(shè)計(jì)，在其中實(shí)現(xiàn)各種不同類(lèi)型的硬件木馬，然后從以下三個(gè)相對(duì)獨(dú)立的方向著手來(lái)探索數(shù)字IC設(shè)計(jì)領(lǐng)域中硬件木馬的特性與檢測(cè)方法：FPGA設(shè)計(jì)流程，首先在片上實(shí)現(xiàn)我們的原始AES加密設(shè)計(jì)以及植入有木馬的AES設(shè)計(jì)，然后利用Nios II軟核處理器搭建測(cè)試平臺(tái)，來(lái)進(jìn)行AES模塊的測(cè)試以及其中硬件木馬的檢測(cè)；ASIC設(shè)計(jì)流程，通過(guò)完成原始AES加密模塊和植入有木馬的AES設(shè)計(jì)的后端實(shí)現(xiàn)并比較例如時(shí)鐘樹(shù)結(jié)構(gòu)之類(lèi)的指紋信息、旁路信息，探索數(shù)字ASIC設(shè)計(jì)中檢測(cè)硬件木馬的潛在方法；在做產(chǎn)品驗(yàn)證時(shí)我們往往會(huì)遇到三個(gè)問(wèn)題，驗(yàn)證什么，如何去驗(yàn)證，哪里去驗(yàn)證，這就是what,how,where的問(wèn)題了。電路的概率簽名理論，首先簡(jiǎn)要介紹這一理論的數(shù)學(xué)原理，然后嘗試運(yùn)用其來(lái)分析我們的AES設(shè)計(jì)中某一功能模塊的等價(jià)性。