同步多個ADC或高速數(shù)據(jù)采集卡

時鐘信號：前面板上的時鐘參考信號或通過PXI 背板提供一個通用的參考時鐘。這個共同的時鐘參考保證了同步的長期穩(wěn)定性。

有三種情況:時鐘的同步是至關重要的:

1. 在單獨的通道上進行數(shù)據(jù)的獲取，時間戳用于測量單個脈沖的時間，并在通道之間進行比較。

2. 記錄非常長的記錄。(例如，時鐘頻率的1ppm偏差意味著在106的記錄結束時一個采樣點偏差)。

3. 連續(xù)的多個板流到PC上。如果不相鎖，數(shù)據(jù)速率會有所不同。

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超高速采集板卡——關于ADC采樣率

由于實際使用的模擬數(shù)字轉換器不能進行完全實時的轉換，所以對輸入信號進行一次轉換的過程中必須通過一些外加方法使之保持恒定。常用的有采樣-保持電路，在大多數(shù)的情況里，通過使用一個電容器可以存儲輸入的模擬電壓，并通過開關或門電路來閉合、斷開這個電容和輸入信號的連接。許多模擬數(shù)字轉換集成電路在內(nèi)部就已經(jīng)包含了這樣的采樣-保持子系統(tǒng)。

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數(shù)據(jù)采集卡應用于工業(yè)現(xiàn)場哪些地方

數(shù)據(jù)采集卡在應用時，數(shù)據(jù)采集系統(tǒng)置于被監(jiān)控的設備處，通過傳感器對設備的電壓或者電流信號進行采樣、保持，并送入AD轉換器變成數(shù)字信號，然后將該信號送到FIFO中。當FIFO中存放的數(shù)據(jù)到了一定數(shù)目時，由ARM7從FIFO中讀出，然后通過ARM7的以太網(wǎng)接口或者RS232送給上位機?？紤]到要監(jiān)控的設備可能會很多，所以設計了多路采集通道，他們經(jīng)過模擬開關后再進入AD轉換器。CPLD是整個系統(tǒng)的控制核心，他控制采集通道的切換、AD轉換器的啟停、轉換后的數(shù)據(jù)在FIFO中的存放地址發(fā)生器、產(chǎn)生中斷請求以通知ARM7讀取存放在FIFO中的數(shù)據(jù)等。 運行時的數(shù)據(jù)并送給PC機，通過運行在PC機上的特定軟件對這些數(shù)據(jù)進行分析，以此判斷當前運行設備的狀況，進而采取相應措施。當前常用的數(shù)據(jù)采集裝置，在其系統(tǒng)軟件設計中，多采用單任務順序機制。這樣就存在系統(tǒng)安全性差的問題。這對于穩(wěn)定性、實時性要求很高的數(shù)據(jù)采集裝置來說是不允許的，因此有必要引入嵌入式操作系統(tǒng)。

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